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题干

难度系数/错误率

   2019年下半年
   嵌入式系统设计..
   上午试卷综合知识

第53题
选择题

下面的程序(a)和程序(b)运行后，y和c的值分别是(53)。

60%

   2019年下半年
   嵌入式系统设计..
   上午试卷综合知识

第42题
选择题

某计算机存储器按字节编址，采用小端方式存放数据，假定编译器规定int型和short型长度分别为32位和16位，并且数据按双字节对齐存储。某C语言程序段如下。

若record变量的首地址为0xc008，则地址0xc008

58%

   2019年下半年
   嵌入式系统设计..
   上午试卷综合知识

第32题
选择题

下图为典型的复位电路，针对该复位电路，下列描述错误的是(32)。

31%

   2019年下半年
   嵌入式系统设计..
   上午试卷综合知识

第29题
选择题

IIC总线协议包含物理层和数据链路层，下图是常见的多个IIC设备接口示意图，下面描述不正确的是（29)。

52%

   2019年下半年
   嵌入式系统设计..
   上午试卷综合知识

第27题
选择题

下图描述的是DMA访问原理框图，DMA传输一般分为四个阶段：申请阶段、响应阶段、数据传送阶段和传送结束阶段，图中的(1)、(2)、(3)、(4)应该依次为(27)。

50%

   2019年下半年
   嵌入式系统设计..
   上午试卷综合知识

第21题
选择题

进程P1、P2、P3、P4和P5的前趋图如下所示。

用PV操作控制这5个进程的同步与互斥的程序如下，程序中的空①和空②处应分别为(21),空③和空④

30%

   2019年下半年
   嵌入式系统设计..
   上午试卷综合知识

第15题
选择题

下图是一个软件项目的活动图，其中顶点表示项目里程碑，连接顶点的边表示包含的活动，边上的权重表示活动的持续时间（天），则里程碑(15)不在关键路径上。在其他活动都按时完成的情况下，活动BE最多可以晚(16)天开始而不影响工期。

57%

   2019年下半年
   嵌入式系统设计..
   上午试卷综合知识

第1题
选择题

某系统的可靠性结构框图如下图所示。假设部件1、2、3的可靠度分别为0.90、0.80、0.80(部件2、3为冗余系统)。若要求该系统的可靠度不小于0.85,则进行系统设计时，部件4的可靠至度至少应为（1)。

55%

   2018年下半年
   嵌入式系统设计..
   上午试卷综合知识

第71题
选择题

An embedded device is an object that contains a (71) computing system. The system, which is completely enclosed by the object, may or may not be able to connect to the Internet. Embedded systems have extensive applications in consumer, commercial, automotive, industrial and healthcare markets. It’s estimated that over 15 billion embedded devices have been connected to the Internet, a phenome..

49%

   2018年下半年
   嵌入式系统设计..
   上午试卷综合知识

第63题
选择题

执行下列程序后，其输出结果是（63)。

48%

   2018年下半年
   嵌入式系统设计..
   上午试卷综合知识

第54题
选择题

执行下面程序后，其输出结果是（54) 。

43%

   2018年下半年
   嵌入式系统设计..
   上午试卷综合知识

第48题
选择题

下面的求解斐波那契级数第n项的a、b两段程序中，分别采用了什么算法（48) 。

56%

   2018年下半年
   嵌入式系统设计..
   上午试卷综合知识

第30题
选择题

嵌入式系统内部的数字系统元器件间，相互连接的信息通路称为总线，下图为典型的计算机系统总线结构，其中（1)、 (2)、(3)分别是（30）。

24%

   2018年下半年
   嵌入式系统设计..
   上午试卷综合知识

第29题
选择题

计算机结构中，存储器是一个非常重要的部件，典型的分层级存储器结构如下图所示，其中（1)、（2)、(3)分别是（29)。

40%

   2018年下半年
   嵌入式系统设计..
   上午试卷综合知识

第26题
选择题

A/D转换器完成电模拟量到数字量的转换，计数式A/D转换器结构如下阁所示。V1是模拟输入电压，V0是D/A转换器的输出电压；当C=1 (高电平）时计数器开始计数，当C=0 (低电平）时计数器停止计数；CLR（开始转换信号）的下降沿复位计数器为00000000, CLR恢复高电平时计数器准备计数。假设模拟输入电压V1为+3.5V, 8位D/A 转换器的量程为0〜+5V,则转换结束时数字量输出D7〜D0(D7是最高位）的值为（26)。

53%

示例说明：

选择

案例

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