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知识路径： > 嵌入式系统硬件基础知识 > 数字电路基础 > 组合逻辑电路和时序逻辑电路 > 组合逻辑电路和时序逻辑电路 > 时序逻辑线路 >
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相关知识点：3个
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时钟信号是时序逻辑的基础，它用于决定逻辑单元中的状态何时更新。时钟信号是指固定周期并与运行无关的信号量，时钟频率（Clock Frequency，CF）是时钟周期的倒数。如下图所示，时钟周期（Clock cycle Time）由两部分内容组成：高电平和低电平。时钟边沿触发信号（Edge-triggered时钟周期locking）意味着所有的状态变化都发生在时钟边沿到来时刻。
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在边沿触发机制中，只有上升沿或下降沿才是有效信号，才能控制逻辑单元状态量的变。至于到底是上升沿还是下降沿作为有效触发信号，则取决于逻辑设计的技术。
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同步是时钟控制系统中的主要制约条件。同步就是指在有效信号沿发生时刻，希望写入单元的数据也有效。数据有效则是指数据量比较稳定（不发生改变），并且只有当输入发生变化时数值才会发生变化。由于组合电路无法实现反馈，所以只要输入量不发生变化，输出值最终会是一个稳定有效的量。
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